Maximiser la Conception Matérielle-Logicielle pour les Dispositifs Zynq UltraScale+ MPSoC (2024)
La conception matérielle-logicielle est essentielle pour exploiter pleinement les dispositifs Zynq UltraScale+ MPSoC. Dans cet article, nous allons explorer le processus de co-conception matériel-logiciel et comment l'automatiser pour déployer efficacement votre conception MATLAB et Simulink sur un Zynq UltraScale+ MPSoC.
Introduction
Les dispositifs Zynq UltraScale+ MPSoC de Xilinx offrent des capacités de traitement puissantes en combinant un processeur ARM Cortex-A53 avec une logique programmable FPGA. Cependant, pour tirer pleinement parti de ces dispositifs, il est essentiel de maximiser la co-conception matériel-logiciel.
Configuration Matérielle
Avant de commencer, assurez-vous d'avoir configuré correctement votre matériel, en suivant ces étapes :
Mise en Place du Kit d'Évaluation ZCU102 : Assurez-vous que le kit est correctement configuré selon les spécifications fournies par Xilinx.
Connexion USB UART : Connectez votre ordinateur au connecteur USB UART du ZCU102 à l'aide d'un câble Micro-USB.
Connexion Ethernet : Reliez la carte Zynq UltraScale+ MPSoC à votre ordinateur via un câble Ethernet.
La configuration logicielle est tout aussi importante. Voici les étapes pour vous assurer que tout est en place :
Installation des Packages de Support HDL Coder et Embedded Coder pour la Plateforme Zynq : Assurez-vous que les packages de support HDL Coder et Embedded Coder pour la plateforme Zynq sont installés dans MATLAB.
Utilisation de l'Image SD fournie : Assurez-vous d'utiliser l'image SD fournie par le package de support Embedded Coder pour la plateforme Zynq.
Configuration de la Connexion au Matériel Zynq : Configurez la connexion matérielle Zynq à l'aide de la commande MATLAB suivante : h = zynq.
Configuration de l'Outil de Synthèse Vivado : Configurez le chemin de l'outil de synthèse Vivado avec la commande MATLAB : hdlsetuptoolpath('ToolName', 'Xilinx Vivado', 'ToolPath', 'Chemin_Vivado').
Partition Matérielle-Logicielle
La première étape de la co-conception matériel-logiciel consiste à décider quelles parties de votre conception seront implémentées dans la logique programmable (FPGA) et quelles parties s'exécuteront sur le processeur ARM. Vous devez regrouper tous les blocs que vous souhaitez implémenter dans la logique programmable dans un sous-système atomique. Dans notre exemple, le sous-système led_counter représente la logique programmable qui contrôle la fréquence de clignotement des LEDs.
Génération d'un Cœur IP HDL
L'utilisation de l'Assistant de Workflow HDL pour la Génération de Cœur IP vous permet de générer automatiquement un cœur IP réutilisable à partir d'un modèle Simulink. Ce cœur IP est conçu pour être connecté à un processeur intégré sur un dispositif FPGA. HDL Coder génère le code HDL à partir des blocs Simulink, ainsi que le code HDL pour la logique d'interface AXI connectant le cœur IP au processeur intégré.
Intégration du Cœur IP dans l'Environnement Vivado
L'étape suivante consiste à insérer le cœur IP généré dans un design de référence de système intégré. Vous générerez ensuite un fichier bitstream FPGA et le téléchargerez sur le matériel Zynq. Cela s'effectue en suivant les étapes suivantes :
Intégration dans l'Environnement Vivado : Sélectionnez la tâche "Créer un Projet" sous l'intégration du système embarqué, puis exécutez cette tâche.
Génération du Modèle d'Interface Logicielle : Si vous avez une licence Embedded Coder, vous pouvez générer un modèle d'interface logicielle, qui inclut les blocs pilotes AXI nécessaires pour contrôler le cœur IP.
Génération du Bitstream FPGA : Construisez le bitstream FPGA en sélectionnant la tâche "Générer le Bitstream FPGA".
Programmation du Dispositif Cible : Sélectionnez la tâche "Programmer le Dispositif Cible" pour télécharger le bitstream FPGA sur le Zynq.
Génération de Code C pour le Processeur ARM
Une fois le cœur IP intégré et le matériel programmé, vous pouvez générer le code C qui s'exécutera sur le processeur ARM pour contrôler la fréquence de clignotement des LEDs.
Conclusion
La co-conception matériel-logiciel est essentielle pour tirer pleinement parti des dispositifs Zynq UltraScale+ MPSoC. En suivant ces étapes, vous serez en mesure de maximiser l'utilisation de ces dispositifs et de développer des applications performantes.
N'oubliez pas que le succès dans la co-conception matériel-logiciel dépend de la qualité de votre conception et de la précision de votre code. La formation et la documentation fournies par Xilinx peuvent également être des ressources précieuses pour approfondir vos compétences.
En résumé, la co-conception matériel-logiciel sur les dispositifs Zynq UltraScale+ MPSoC offre un potentiel énorme pour le développement de systèmes embarqués de haute performance. Il est essentiel de maîtriser ces compétences pour rester compétitif dans l'industrie de l'électronique.
Zynq™ UltraScale+™ MPSoC devices provide 64-bit processor scalability while combining real-time control with soft and hard engines for graphics, video, waveform, and packet processing.
These products combine a feature-rich 64-bit quad-core or dual-core Arm Cortex-A53, dual-core Arm Cortex-R5-based processing system, and Xilinx programmable logic Zynq UltraScale+ architecture in a single device.
The Zynq™ 7000 SoC family integrates the software programmability of an Arm®-based processor with the hardware programmability of an FPGA, enabling key analytics and hardware acceleration while integrating CPU, DSP, ASSP, and mixed signal functionality on a single device.
The Zynq-7000 PS uses a flexible clocking scheme with up to four clock domains: ARM dual-core Cortex-A9 processor - Up to 1 GHz max clock freq. DDR controller - Up to 533 MHz. Supports DDR3-1066.
Differences: Virtex 7 has faster logic compared to the Artix-based Zynq. Virtex 7 does not have ARM cores on-chip, the Zynq has two. Virtex 7 has far more resources than Zynq.
The recommend voltage of VCC_PSBATT is 1.2V to 1.5V at Zynq UltraScale\+ MPSoC. But the recommend batteries of RTC contain silver oxide. The open circuit voltage of silver oxide batteries is 1.55 volts.
Xilinx Zynq 7000 SoC based System On Module (SOM) will feature the Xilinx Zynq 7000 series SoC with Dual Cortex A9 CPU @ 866MHz, 85K FPGA logic cells and up to 120 FPGA IOs. The SOM is equipped with on-board NAND flash, DDR3 RAM, Wi-Fi, BT and Gigabit Ethernet.
PS and PL can each be used for what they do best. PL fabric is good for static parallel tasks and peripheral controls.PS are more proper for dynamic tasks and complicated logic controls. using the programmable logic of Zynq with VHDL.
This allows developers to create accelerators that can offload processing-intensive tasks with up to 10x higher performance for certain functions. Cost and Power Reduction – Zynq can integrate the features of multiple components into a single chip while achieving the same desired function.
petalinux-package - Formats the PetaLinux project for a specified deployment method. petalinux-util - Command that provides a variety of support services for PetaLinux workflows.
This video highlights the first member of the UltraScale+ portfolio, the Zynq® UltraScale+™ MPSoC, and shows the robustness of the memory interface system using the DDR4 SDRAM IP in the programmable logic.
Hobby: Flower arranging, Yo-yoing, Tai chi, Rowing, Macrame, Urban exploration, Knife making
Introduction: My name is Madonna Wisozk, I am a attractive, healthy, thoughtful, faithful, open, vivacious, zany person who loves writing and wants to share my knowledge and understanding with you.
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